Intel/台积电/ASML齐捧EUV光刻：捍卫摩尔定律

Intel/台积电/ASML齐捧EUV光刻：捍卫摩尔定律

• 来源:网络
• 更新日期:2020-07-01

摘要：日前，中国国际半导体技术大会（CSTIC）在上海开幕，为期19天，本次会议重点是探讨先进制造和封装。其中，光刻机一哥ASML（阿斯麦）的研发副总裁Anthony Yen表示，EUV光刻工具是目前唯一能够

日前，中国国际半导体技术大会（CSTIC）在上海开幕，为期19天，本次会议重点是探讨先进制造和封装。

其中，光刻机一哥ASML（阿斯麦）的研发副总裁Anthony Yen表示，EUV光刻工具是目前唯一能够处理7nm和更先进工艺的设备，EUV技术已经被广泛认为是突破摩尔定律瓶颈的关键因素之一。

Yen援引统计数据显示，截至2019年第四季度，ASML当年共售出53台EUV NXE：3400系列EUV光刻机，使用EUV机器制造的芯片产量已经达到1000万片。他说，EUV已经成为制造7nm、5nm和3nm逻辑集成电路的最关键武器。

Yen还指出，三星电子于2020年3月宣布正式采用EUV光刻设备制造10nm DRAM芯片，预计2021年将大量使用这些设备来支持先进的DRAM工艺。

台积电研发副总裁Doug Yu则在会上提及，Chiplet小芯片系统封装技术被认为是扩展摩尔定律有效性的另一种武器，它认为Chiplets可以促进芯片集成、降低研发成本、提高成品率和实现高性能计算以及设计和架构创新。Yu透露，台积电开发了LIPINCONTM(低压封装互连)技术，数据传输速度为8GB/s/pin，旨在优化芯片的性能。

除前端工艺技术外，台积电还热衷于开发先进的封装工艺，最新的3D SoIC封装技术将于2021年进入批量生产，这将促进高性能芯片的成本效益生产。

值得一提的是，Intel院士Ravi Mahajan援引Yole的统计数据称，2024年先进的封装市场规模将增长到440亿美元，这促使Intel加紧在2.5D和3D封装业务中的部署。

Intel所谓的2.5D封装即EMIB多芯片互联，封装尺度目前是55nm，3D封装则是Foveros，尺度50nm。Intel正致力于将EMIB推进到30-45 nm，3D Foveros推进到20~35nm。